1. Baker, R. J. CMOS Circuit Design, Layout, and Simulation / R. J. Baker. – Third ed. – Wiley-IEEE Press, 2010. – 1214 p.
2. Hunt, V. D. Reengineering: Leveraging the Power of Integrated Product Development / V. D. Hunt. – Wiley, 1993. – 283 p.
3. Zhang, N. The subcircuit extraction problem / N. Zhang, D. C. Wunsch, F. Harary // Proceedings IEEE International Behavioral Modeling and Simulation Workshop. – 2005. – Vol. 33, no. 3. – P. 22–25.
4. Черемисинов, Д. И. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня / Д. И. Черемисинов, Л. Д. Черемисинова // Микроэлектроника. – 2019. – Т. 48, № 3. – С. 224–234. – DOI: 10.1134/S0544126919030037.
5. Kundu, S. GateMaker: A transistor to gate level model extractor for simulation, automatic test pattern generation and verification / S. Kundu // Proc. of the Intern. Test Conf., Washington, USA, 18–23 Oct. 1998. – Washington, 1998. – P. 372–381.
6. Yang, L. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits / L. Yang, C.-J. R. Shi // Integration the VLSI Journal. – 2006. – Vol. 39, no. 4. – P. 311–339.
7. Han, M. Efficient subgraph matching: Harmonizing dynamic programming, adaptive matching order, and failing set together / M. Han, H. Kim, G. Gu // Proc. of Intern. Conf. on Management of Data (SIGMOD '19), Amsterdam, Netherlands, 30 June – 5 July 2019. – Amsterdam, 2019. – P. 1429–1446.
8. Рабаи, Ж. М. Цифровые интегральные схемы. Методология проектирования / Ж. М. Рабаи, А. Чандраксан, Б. Николич ; пер с англ. – 2-е изд. – М. : ООО «И.Д. Вильямс», 2007. – 912 с.
9. Черемисинов, Д. И. Распознавание логических вентилей в плоской транзисторной схеме / Д. И. Че- ремисинов, Л. Д. Черемисинова // Информатика. – 2021. – Т. 18, № 4. – С. 96–107. – DOI: 10.37661/18160301-2021-18-4-96-107.
10. Черемисинов, Д. И. Канонизация графов при декомпиляции транзисторных схем / Д. И. Черемисинов, Л. Д. Черемисинова // Информатика. – 2022. – Т. 19, № 3. – С. 25–39. – DOI: 10.37661/18160301-2022-19-3-25-39.
11. Combinational circuits using transmission gate logic for power optimization / G. N. Balaji, V. Aathira, K. Ambhikavathi [et al.] // International Research Journal of Engineering and Technology (IRJET). – 2016. – Vol. 3, no. 5. – P. 649–654.
12. Черемисинов, Д. И. Методы структурного распознавания подсхем проходной транзисторной логики в КМОП-схемах / Д. И. Черемисинов, Л. Д. Черемисинова // Известия высших учебных заведений. Электроника. – 2025. − Т. 30, № 1. – С. 51–63. – DOI: 10.24151/1561-5405-2025-30-1-51-63.
13. Угрюмов, Е. П. Цифровая схемотехника / Е. П. Угрюмов. – СПб. : БХВ-Петербург, 2000. – 528 с.
14. Черемисинов, Д. И. Обратное проектирование СБИС для обеспечения безопасности аппаратуры / Д. И. Черемисинов, Л. Д. Черемисинова // Проблемы разработки перспективных микро- и наноэлектронных систем : сб. тр. / под общ. ред. акад. РАН А. Л. Стемпковского. – М. : ИППМ РАН, 2022. – Вып. III. – С. 10–17.
