17 Черемисинов Д. И. Черемисинова Л. Д. перепроектирование, декомпиляция транзисторных схем, КМОП-схемы, формат SPICE, язык Verilog, пакет Yosys 2025 2025-03-31 10.37661/1816-0301-2025-22-1-27-39 Информатика Цели. Рассматривается задача перепроектирования схемы транзисторного уровня, заданной в формате SPICE, в другом технологическом базисе. Целью статьи является разработка подхода к перепроектированию схем на основе использования средств программных пакетов автоматизации проектирования с открытым исходным кодом.Методы. Предлагается метод, в основе которого лежат экстракция структуры на уровне логических элементов из плоского SPICE-описания транзисторной схемы и экспорт полученного иерархического SPICE-описания в программную среду открытого пакета синтеза Yosys. Целью экспорта являются преобразование описания логической сети в формате SPICE в описания на входных языках систем автоматизации проектирования, а также выполнение операций оптимизации и синтеза в среде Yosys.Результаты. Для экспорта в ядро пакета Yosys логической сети, заданной в формате SPICE, была разработана программа на языке С++ с использованием классов пакета Yosys. Программа принимает и обрабатывает иерархическое SPICE-описание логической сети, переводя его в представление во внутреннем формате инструмента Yosys.Заключение. Разработанная программа оформлена в виде программного модуля Yosys и интегрирована в его среду в качестве одной из команд. Над полученной модулем структурой логической сети могут быть выполнены все доступные в Yosys преобразования. https://www.academjournals.by/publication/19280 https://www.academjournals.by/files/19224