Кириенко Н. А., Черемисинов Д. И., Черемисинова Л. Д. ОПТИМИЗАЦИЯ МНОГОУРОВНЕВЫХ ПРЕДСТАВЛЕНИЙ ЛОГИЧЕСКИХ СХЕМ ДЛЯ СОКРАЩЕНИЯ ПЛОЩАДИ КРИСТАЛЛА СБИС И ЭНЕРГОПОТРЕБЛЕНИЯ. Известия Национальной академии наук Беларуси. Серия физико-математических наук. 2015;(2):103-111.
1. Benini L., De Micheli G. // Logic Synthesis and Verification. 2002. P. 197–223.
2. Brayton B. R., Hachtel G. D., Sangiovanni-Vincentelli A. L. // Proc. of the IEEE. 1990. Vol. 78, N 2. P. 264–300.
3. Рабаи Ж. М., Чандракасан А., Николич Б. Цифровые интегральные схемы. Методология проектирования. М., 2007.
4. Roy K., Prasad S. C. Low Power CMOS VLSI Circuit Design. New York, 2000.
5. Power Compiler. Automatic Power Management within Galaxy™ Implementation Platform: http://pdf.aminer.org/000/285/870/power_compiler_a_gate_level_power_optimization_and_synthesis_system.pdf [Electronic resource]. Date of access: 01.02.2014.
6. Черемисинова Л. Д. // Информац. технологии. 2010. № 8. С. 27–35.
7. Najm F. N. A. // IEEE Trans. on VLSI. 1994. N 12. P. 446–455.
8. Pedram M. Power // ACM Trans. Design Automation Electronic Systems. 1996. Vol. 1. P. 3–56.
9. Лукошко Г., Коннов Е. // Радиолюбитель. 1997. № 9. С. 39–40.
10. Rudell R. Logic Synthesis for VLSI Design // MemorandumNo. UCB/ERL M89/49, Electronics Research Laboratory, College of Engeneering, University of California, Berceley, CA 94720. 1989.
11. Detjens E. et al. // Proc. IEEE Int. Conf. on CAD (ICCAD). 1987. P. 116–119.
12. Sentovich E. M. et al. SIS: A System for Sequential Circuit Synthesis // University of California, Berkeley, Technical Report No. UCB/ERL M92/41 [Electronic resource]. 1992. Mode of access: http://www.eecs.berkeley.edu/Pubs/TechRpts/1992/ ERL-92-41.pdf. Date of access: 25.02.2015.
13. Черемисинов Д. И., Черемисинова Л. Д. // Информац. технологии. 2011. № 5. С. 17–23.
14. Brayton R. K., Hachtel G. D., McMullen C., Sangiovanni-Vincentelli A. L. Logic minimization algorithms for VLSI synthesis. Boston, 1984.
15. Brayton R. K., Rudell R., Sangiovanni-Vincentelli A. L. et al. // IEEE Trans. on Computer-Aided Design. 1989. Vol. CAD-6, N 6. P. 1062–1081.
16. Keutzer K. // Proc. 24th ACM/IEEE Design Automation Conf. 1987. P. 341–347.
17. Бибило П. Н., Лицкевич В. Г. // Микроэлектроника. 2002. № 1. С. 66–77.
18. Mailhot F., De Mitcheli G. // IEEE Trans. on Computer-Aided Design of Integr. Circ. and Systems. 1993. Vol. 12, N 5. P. 599–620.
19. Stok. L., Tiwari V. // Logic Synthesis and Verification. Boston; Dardrecht; London, 2002. P. 115–140.
20. Черемисинова Л. Д. Синтез и оптимизация комбинационных структур СБИС. Минск, 2007.
21. Черемисинова Л. Д. // Информатика. 2010. № 4. С. 112–122.
22. Черемисинова Л. Д., Кириенко Н. А. // Информац. технологии. 2013. № 3. C. 8–14.
23. Berkeley PLA test set [Electronic resource]. Mode of access: http://www1.cs.columbia.edu/~cs6861/sis/espressoexamples. Date of access: 25.02.2015.
24. Бибило П. Н., Черемисинова Л. Д., Кардаш С. Н. и др. // Программная инженерия. 2013. № 8. С. 35–41.
